Verilog 的基本型態

Verilog 基本語法 型態 全域變數 基本元件 多樣的寫法 指定 assign always initial 運算式 分枝 迴圈 模組 函數 Task 陣列 輸出入 觀察 真值表 測試程式 訊息顯示 注意事項 模擬程序 硬體工程 程式範例 Xor Xor3 全加器 加法器 加減器 快速加法器 乘法器 ALU 閂鎖器 脈衝偵測 計數器 多工器 暫存器群 記憶體 延遲問題 浮點數 狀態機 程式計數器 CPU0-Mini CPU0 pipeline 工具 QuartusII Icarus Veritek 訊息 相關網站 參考文獻 最新修改 簡體版 English

文章 Verilog 中的四種值 值 意義 說明 0 低電位 布林代數中的假值 1 高電位 布林代數中的真值 Z 高阻抗 三態緩衝器的輸出，高阻抗斷線 X 未定值 像是線路未初始化之前，以及有 0,1 兩者衝突的線路值，或者是輸入為 Z 的輸出值 範例：AND 閘的真值表 AND 0 1 X Z 0 0 0 0 0 1 0 1 X X X 0 X X X Z 0 X X X Verilog 的基本型態 wire w1; // 線路型態 tri [15:0] databus; // 16 位元三態線路 tri #(5,4,8) t1; // 有延遲的三態線路 reg [-3:4] r1; // 八位元暫存器 trireg (small) tr1; // 小充電量的三態暫存器線路 integer mem[0:2047]; // 2047 個整數的陣列 reg [31:0] cache[0:63]; // 32 位元記憶體 64 格 Facebook 留言 Facebook Wikidot Harley (guest) 31 Mar 2014 06:02 integer mem[0:2047]; // 2047 個整數的陣列 應該是2048個 Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (08 Dec 2011 07:29)，(網頁標題) Verilog 的基本型態，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:type ，網頁修改第 1 版。 英文版 (APA格式) Chung-Chen Chen (08 Dec 2011 07:29), Retrieved from http://ccckmit.wikidot.com/ve:type , Page Revision 1.