用 Verilog 設計暫存器群組

Verilog 基本語法 型態 全域變數 基本元件 多樣的寫法 指定 assign always initial 運算式 分枝 迴圈 模組 函數 Task 陣列 輸出入 觀察 真值表 測試程式 訊息顯示 注意事項 模擬程序 硬體工程 程式範例 Xor Xor3 全加器 加法器 加減器 快速加法器 乘法器 ALU 閂鎖器 脈衝偵測 計數器 多工器 暫存器群 記憶體 延遲問題 浮點數 狀態機 程式計數器 CPU0-Mini CPU0 pipeline 工具 QuartusII Icarus Veritek 訊息 相關網站 參考文獻 最新修改 簡體版 English

文章 Verilog 程式 module regbank(input [3:0] ra1, output [31:0] rd1, input [3:0] ra2, output [31:0] rd2, input clk, input w_en, input [3:0] wa, input [31:0] wd); reg [31:0] r[15:0]; // 宣告 16 個 32 位元的暫存器 assign rd1 = r[ra1]; // 讀取索引值為 ra1 的暫存器 assign rd2 = r[ra2]; // 讀取索引值為 ra2 的暫存器 always @(posedge clk) begin if (w_en) // w_en=1 時寫入到暫存器 r[wa] <= wd; // 將 wd 寫入到索引值為 wa 的暫存器 end endmodule module main; reg [3:0] ra1, ra2, wa; reg clk, w_en; wire [31:0] rd1, rd2; reg [31:0] wd; regbank DUT (ra1, rd1, ra2, rd2, clk, w_en, wa, wd); initial begin wa = 0; ra1 = 0; ra2 = 0; wd = 0; clk = 0; w_en = 1; end initial #200 ra1 = 0; always #50 begin clk = clk + 1; $monitor("%4dns monitor: ra1=%d rd1=%d ra2=%d rd2=%d wa=%d wd=%d", $stime, ra1, rd1, ra2, rd2, wa, wd); end always #100 begin wa = wa + 1; wd = wd + 2; ra1 = ra1 + 1; ra2 = ra2 - 1; end initial #1000 $finish; endmodule Icarus 執行結果 D:\ccc101\icarus>iverilog regbank.v -o regbank D:\ccc101\icarus>vvp regbank D:\ccc101\Verilog>iverilog regBank.v -o regBank D:\ccc101\Verilog>vvp regBank 50ns monitor: ra1= 0 rd1= 0 ra2= 0 rd2= 0 wa= 0 wd= 0 100ns monitor: ra1= 1 rd1= x ra2=15 rd2= x wa= 1 wd= 2 150ns monitor: ra1= 1 rd1= 2 ra2=15 rd2= x wa= 1 wd= 2 200ns monitor: ra1= 1 rd1= 2 ra2=14 rd2= x wa= 2 wd= 4 250ns monitor: ra1= 1 rd1= 2 ra2=14 rd2= x wa= 2 wd= 4 300ns monitor: ra1= 2 rd1= 4 ra2=13 rd2= x wa= 3 wd= 6 350ns monitor: ra1= 2 rd1= 4 ra2=13 rd2= x wa= 3 wd= 6 400ns monitor: ra1= 3 rd1= 6 ra2=12 rd2= x wa= 4 wd= 8 450ns monitor: ra1= 3 rd1= 6 ra2=12 rd2= x wa= 4 wd= 8 500ns monitor: ra1= 4 rd1= 8 ra2=11 rd2= x wa= 5 wd= 10 550ns monitor: ra1= 4 rd1= 8 ra2=11 rd2= x wa= 5 wd= 10 600ns monitor: ra1= 5 rd1= 10 ra2=10 rd2= x wa= 6 wd= 12 650ns monitor: ra1= 5 rd1= 10 ra2=10 rd2= x wa= 6 wd= 12 700ns monitor: ra1= 6 rd1= 12 ra2= 9 rd2= x wa= 7 wd= 14 750ns monitor: ra1= 6 rd1= 12 ra2= 9 rd2= x wa= 7 wd= 14 800ns monitor: ra1= 7 rd1= 14 ra2= 8 rd2= x wa= 8 wd= 16 850ns monitor: ra1= 7 rd1= 14 ra2= 8 rd2= 16 wa= 8 wd= 16 900ns monitor: ra1= 8 rd1= 16 ra2= 7 rd2= 14 wa= 9 wd= 18 950ns monitor: ra1= 8 rd1= 16 ra2= 7 rd2= 14 wa= 9 wd= 18 1000ns monitor: ra1= 9 rd1= 18 ra2= 6 rd2= 12 wa=10 wd= 20 參考文獻 史丹利部落格：Register File in Verilog http://stenlyho.blogspot.com/2008/08/register-file-in-verilog.html Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (22 Nov 2011 07:24)，(網頁標題) 用 Verilog 設計暫存器群組，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:register ，網頁修改第 9 版。 英文版 (APA格式) Chung-Chen Chen (22 Nov 2011 07:24), Retrieved from http://ccckmit.wikidot.com/ve:register , Page Revision 9.