Verilog 注意事項

Verilog 基本語法 型態 全域變數 基本元件 多樣的寫法 指定 assign always initial 運算式 分枝 迴圈 模組 函數 Task 陣列 輸出入 觀察 真值表 測試程式 訊息顯示 注意事項 模擬程序 硬體工程 程式範例 Xor Xor3 全加器 加法器 加減器 快速加法器 乘法器 ALU 閂鎖器 脈衝偵測 計數器 多工器 暫存器群 記憶體 延遲問題 浮點數 狀態機 程式計數器 CPU0-Mini CPU0 pipeline 工具 QuartusII Icarus Veritek 訊息 相關網站 參考文獻 最新修改 簡體版 English

文章 重點： 文章來源 — (原創) 由C語言學習Verilog的思維轉換 (C/C++) (C) (IC Design) (Verilog) 軟體是循序的，而硬體是並行的 硬體要循序，要靠 clock 和 FSM Verilog 程式碼沒有先後之分 多用 RTL Viewer 和 ModelSim 觀察自己寫的 code wire 與 reg 如果是拉線的部分，像是以下範例中的 pcTick pct (.clock(clock), .reset(reset), .pc(pc), .tick(tick)); 語句，乃是採用拉線的方式，此時 module cpu0m 的 pc 與 tick 都不能使用 reg, 只能使用 wire。 因此 reg 只能使用在宣告他的單元之中，因為他是一個暫存器。 module pcTick(input clock, reset, output reg [31:0] pc, output reg [2:0] tick); always @(posedge clock) begin if (reset) begin pc = 0; tick = 0; end else begin tick = tick+1; if (tick == 6) begin tick = 0; pc = pc+4; end end end endmodule module cpu0m(input clock, reset, output wire [31:0] pc, output wire [2:0] tick, output reg [31:0] ir); pcTick pct (.clock(clock), .reset(reset), .pc(pc), .tick(tick)); endmodule Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (25 Nov 2011 03:56)，(網頁標題) Verilog 注意事項，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:notice ，網頁修改第 19 版。 英文版 (APA格式) Chung-Chen Chen (25 Nov 2011 03:56), Retrieved from http://ccckmit.wikidot.com/ve:notice , Page Revision 19.