模組

Verilog 基本語法 型態 全域變數 基本元件 多樣的寫法 指定 assign always initial 運算式 分枝 迴圈 模組 函數 Task 陣列 輸出入 觀察 真值表 測試程式 訊息顯示 注意事項 模擬程序 硬體工程 程式範例 Xor Xor3 全加器 加法器 加減器 快速加法器 乘法器 ALU 閂鎖器 脈衝偵測 計數器 多工器 暫存器群 記憶體 延遲問題 浮點數 狀態機 程式計數器 CPU0-Mini CPU0 pipeline 工具 QuartusII Icarus Veritek 訊息 相關網站 參考文獻 最新修改 簡體版 English

文章 模組的語法 module <module name> (<port list>); <declares> <module items> endmodule 其中的 <module items> 可能是以下的語句： 1. initial 2. always 3. assign 4. module 的實例 模組的範例： module A(out1, out2, in1, in2); output out1; output [3:0] out2; input in1; input [2:0] in2; endmodule 更簡單的語法： module A(output out1, output [3:0] out2, input in1, input [2:0] in2); endmodule 模組實例化 A x(x1, y1, a1, b1); // 按照位置一對一連接 A (x1, y1, a1, b1); // 省略名稱 A y(.out1(x1), .out2(y1), .in1(a1), .in2(b1)); // 按照名稱進行連接 SystemVerilog 中的 module http://www.asic-world.com/systemverilog/hierarchy3.html In Verilog 2001 and 1995, module declaration inside another module is not allowed, only modules can be instanciated. But in SystemVerilog, module declaration can be nested. Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (08 Dec 2011 07:37)，(網頁標題) 模組，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:module ，網頁修改第 5 版。 英文版 (APA格式) Chung-Chen Chen (08 Dec 2011 07:37), Retrieved from http://ccckmit.wikidot.com/ve:module , Page Revision 5.