用 Verilog 撰寫記憶體
Verilog基本語法型態全域變數基本元件多樣的寫法指定assignalwaysinitial運算式分枝迴圈模組函數Task陣列輸出入觀察真值表測試程式訊息顯示注意事項模擬程序硬體工程程式範例XorXor3全加器加法器加減器快速加法器乘法器ALU閂鎖器脈衝偵測計數器多工器暫存器群記憶體延遲問題浮點數狀態機程式計數器CPU0-MiniCPU0pipeline工具QuartusIIIcarusVeritek訊息相關網站參考文獻最新修改簡體版English |
設計方案記憶體模組:memory.v
記憶體測試程式:memoryTest.v
執行結果:memoryTest 測試程式的結果參考方案:方案一
測試程式:
方案二:
方案三:
方案四:
參考文獻
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page revision: 25, last edited: 15 May 2012 02:16
m[abus] = dbus_in;
請問這個為什會是寫資料 ?
請問這個又為什是讀資料
data = m[abus];
m[abus] 為什是對應的SRAM 裡的資料
TKS
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