Verilog基本語法型態全域變數基本元件多樣的寫法指定assignalwaysinitial運算式分枝迴圈模組函數Task陣列輸出入觀察真值表測試程式訊息顯示注意事項模擬程序硬體工程程式範例XorXor3全加器加法器加減器快速加法器乘法器ALU閂鎖器脈衝偵測計數器多工器暫存器群記憶體延遲問題浮點數狀態機程式計數器CPU0-MiniCPU0pipeline工具QuartusIIIcarusVeritek訊息相關網站參考文獻最新修改簡體版English |
Verilog 與 VHDL 都是用來設計數位電路的硬體描述語言，但 VHDL 在1983年被提出後，1987 年被美國國防部和IEEE確定為標準的硬體描述語言。 Verilog 是由 Gateway Design Automation 公司於 1984 年開始發展的， Cadence Design Systems 公司於1990年購併了 Gateway 公司，Cadence 隨後將 Verilog 提交到 Open Verilog International 成為開放公用標準，1995 年 Verilog 被 IEEE 認可成為 IEEE 1364-1995 標準，簡稱為 Verilog-95。此一標準於 2001 年更新後成為 Verilog-2001。 相較於 VHDL 而言，Verilog 的語法較為簡潔，因此經常被專業的數位電路設計者採用，而 VHDL 的使用族群則有較多的初學者。當我們想學習數位電路設計時，經常會難以選擇要用哪一種語言，因為 VHDL 的書籍與教材似乎比 Verilog 多一些，但是 Verilog 的高階設計電路（像是開放原始碼 CPU 等）則比 VHDL 多很多。 筆者是為了要設計 CPU 而學習數位電路設計的，因此決定學習 Verilog 語言，而非 VHDL 語言。雖然筆者也學過 VHDL 語言，但後來發現 Verilog 相當好，相對而言語法簡潔了許多，因此筆者比較偏好 Verilog 語言。 筆者的專長是軟體程式設計，因此熟悉 C, C#, Java, R, JavaScript 等語言，但由於 Verilog 或 VHDL 都是設計數位電路硬體用的語言，因此與那些軟體語言有某種程度上的不同，其中最重要的幾個特性如下：
這些特性是在學習 Verilog 語言時，必須要特別注意的，一但能清楚的分辨這些特性之後，您就可以從「軟體設計領域」跨入「硬體設計領域」了，對於筆者而言，這是一件相當令人興奮的事情。 |
免費電子書：Verilog 電路設計
page revision: 6, last edited: 22 Nov 2011 01:03
Hi:
同學, 好久不見, 老家阻師廟那還找得到你嗎?
0919968221
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