Verilog 中的 Initial 時序控制區塊

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文章 initial begin // 程式碼 end 1. 當模擬一開始時會被執行 2. 執行到 end 就會結束 3. 安排在特定時間執行可用延遲 4. 通常用在 test bench 當中。 範例一 module ram_with_init(output reg [7:0] q, input [7:0] d, input [4:0] write_address, read_address, input we, clk); reg [7:0] mem [0:31]; integer i; initial begin for (i = 0; i < 32; i = i + 1) mem[i] = i[7:0]; end always @ (posedge clk) begin if (we) mem[write_address] <= d; q <= mem[read_address]; end endmodule Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (08 Dec 2011 08:10)，(網頁標題) Verilog 中的 Initial 時序控制區塊，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:initial ，網頁修改第 3 版。 英文版 (APA格式) Chung-Chen Chen (08 Dec 2011 08:10), Retrieved from http://ccckmit.wikidot.com/ve:initial , Page Revision 3.