Verilog 中的 Initial 時序控制區塊

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English

initial
begin
// 程式碼
end

1. 當模擬一開始時會被執行
2. 執行到 end 就會結束
3. 安排在特定時間執行可用延遲
4. 通常用在 test bench 當中。

範例一

module ram_with_init(output reg [7:0] q, input [7:0] d,
input [4:0] write_address, read_address, input we, clk);

reg [7:0] mem [0:31];
integer i;

initial begin
for (i = 0; i < 32; i = i + 1)
mem[i] = i[7:0];
end

always @ (posedge clk) begin
  if (we)
    mem[write_address] <= d;
  q <= mem[read_address];
end

endmodule

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