全域變數

Verilog

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Verilog 中所有的變數都是全域變數,只要加上模組名稱就可直接存取,範例如下。

module top;
  integer myglobalvar;
endmodule

module any;
  initial $display(top.myglobalvar);
endmodule

參考文獻

  1. http://stackoverflow.com/questions/6008017/global-variables-in-verilog

#Thread: Global Variable in Verilog — http://www.edaboard.com/thread174172.html

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