快速加法器

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文章 4 位元進位前瞻快速加法器 module CLA_4bit(output [3:0] S, output Cout,PG,GG, input [3:0] A,B, input Cin); wire [3:0] G,P,C; assign G = A & B; //Generate assign P = A ^ B; //Propagate assign C[0] = Cin; assign C[1] = G[0] | (P[0]&C[0]); assign C[2] = G[1] | (P[1]&G[0]) | (P[1]&P[0]&C[0]); assign C[3] = G[2] | (P[2]&G[1]) | (P[2]&P[1]&G[0]) | (P[2]&P[1]&P[0]&C[0]); assign Cout = G[3] | (P[3]&G[2]) | (P[3]&P[2]&G[1]) | (P[3]&P[2]&P[1]&G[0]) |(P[3]&P[2]&P[1]&P[0]&C[0]); assign S = P ^ C; assign PG = P[3] & P[2] & P[1] & P[0]; assign GG = G[3] | (P[3]&G[2]) | (P[3]&P[2]&G[1]) | (P[3]&P[2]&P[1]&G[0]); endmodule 參考文獻 4 Bit Carry Look Ahead Adder in Verilog, JeyaTech, Exploring Fundamentals, Wednesday, February 29, 2012 Carry-lookahead adder, From Wikipedia, the free encyclopedia Structural 16bit CLA adder in Verilog, A whole 16 bit adder, Tuesday, September 25, 2007 使用 Verilog 撰寫加法器 最基本加法器 module adder(input [7:0] a, input [7:0] b, output [8:0] sum); assign sum = a + b; endmodule 加入前後暫存器以減低延遲 module adder(input clock, input nreset, input [7:0] a, input [7:0] b, output reg [8:0] sum); reg [7:0] ta, tb; always@(posedge clock, negedge nreset) begin if (!nreset) begin ta <= 0; tb <= 0; sum <= 0; end else begin a <= ta; b <= tb; sum <= a + b; end end endmodule 參考文獻 (原創) 如何設計2數相加的電路? (SOC) (Verilog) Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (09 Mar 2012 05:25)，(網頁標題) 快速加法器，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:fastadder ，網頁修改第 17 版。 英文版 (APA格式) Chung-Chen Chen (09 Mar 2012 05:25), Retrieved from http://ccckmit.wikidot.com/ve:fastadder , Page Revision 17.