Verilog 中的 Always 語句

Verilog 基本語法 型態 全域變數 基本元件 多樣的寫法 指定 assign always initial 運算式 分枝 迴圈 模組 函數 Task 陣列 輸出入 觀察 真值表 測試程式 訊息顯示 注意事項 模擬程序 硬體工程 程式範例 Xor Xor3 全加器 加法器 加減器 快速加法器 乘法器 ALU 閂鎖器 脈衝偵測 計數器 多工器 暫存器群 記憶體 延遲問題 浮點數 狀態機 程式計數器 CPU0-Mini CPU0 pipeline 工具 QuartusII Icarus Veritek 訊息 相關網站 參考文獻 最新修改 簡體版 English

文章 超讚：Verilog: always @ Blocks , Chris Fletcher UC Berkeley, Version 0.2008.9.4, September 5, 2008 http://inst.eecs.berkeley.edu/~cs150/fa08/Documents/Always.pdf 摘要1：Never use = (blocking) assignments in always@(posedge Clock) blocks. Only use always@(posedge Clock) blocks when you want to infer an element(s) that changes its value at the positive or negative edge of the clock. 摘要2：Never use <= (non-blocking) assignments in always@( * ) blocks. Only use always@( * ) block when you want to infer an element(s) that changes its value as soon as one or more of its inputs change always begin // 程式碼 end 1. 當模擬開始後就會被執行 2. 執行到 end 之後會重新執行 begin 3. 通常用在設計電路時，有時也用在 test bench 當中。 範例：邊緣觸發正反器 reg q; always @(posedge clk) q = d; 問題 真正的電路執行時所有的 always 區塊合成後是同步執行的。 但在跑 Verilog 模擬時，always @(posedge clk) 區塊是以一種順序的方式執行，只是順序是不一定的。 舉例而言：以下程式的執行順序並不一定，所以模擬的結果值也不一定，因此這是一個糟糕的程式。 reg d1, d2, d3, d4; always @(posedge clk) d2 = d1; always @(posedge clk) d3 = d2; always @(posedge clk) d4 = d3; 正確的做法 reg d1, d2, d3, d4; always @(posedge clk) begin d2 = d1; d3 = d2; d4 = d3; end Facebook 留言 Facebook Wikidot noname (guest) 09 Jun 2014 02:47 正確作法: ret TmpD1, TmpD2, TmpD3, TmpD4; reg d1, d2, d3, d4; always @ * begin TmpD1 = [What ever you want]; TmpD2 = d1; TmpD3 = d2; TmpD4 = d3; end always @(posedge clk) begin d1 = TmpD1; d2 = TmpD2; d3 = TmpD3; d4 = TmpD4; end 將sequential & combinational分開, 就不用管啥bolocking/non-blocking的問題了 Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (08 Dec 2011 08:14)，(網頁標題) Verilog 中的 Always 語句，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/ve:always ，網頁修改第 7 版。 英文版 (APA格式) Chung-Chen Chen (08 Dec 2011 08:14), Retrieved from http://ccckmit.wikidot.com/ve:always , Page Revision 7.