用 Verilog 設計 ALU

Verilog

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程式:alu.v

module alu(input [7:0] a, input [7:0] b, 
           input [2:0] op, output reg [7:0] y);

always@(a or b or op) begin
  case(op)
    3'b000: y = a + b;
    3'b001: y = a - b;
    3'b010: y = a * b;
    3'b011: y = a / b;
    3'b100: y = a & b;
    3'b101: y = a | b;
    3'b110: y = ~a;
    3'b111: y = a ^ b;
  endcase
end
endmodule

module main;
 reg  [7:0] a;
 reg  [7:0] b;
 wire  [7:0] y;
 reg  [2:0] op;

 alu alu1(a, b, op, y);

 initial begin
  a = 8'h07;
  b = 8'h03;
  op = 3'b000;
 end

 always #50 begin
   op = op + 1;
   $monitor("%dns monitor: op=%b a=%x b=%x y=%x", $stime, op, a, b, y);
 end

initial #1000 $finish;

endmodule

Icarus 編譯執行

D:\ccc101\icarus\ccc>iverilog -o alu alu.v

D:\ccc101\icarus\ccc>vvp alu
        50ns monitor: op=001 a=07 b=03 y=04
       100ns monitor: op=010 a=07 b=03 y=15
       150ns monitor: op=011 a=07 b=03 y=02
       200ns monitor: op=100 a=07 b=03 y=03
       250ns monitor: op=101 a=07 b=03 y=07
       300ns monitor: op=110 a=07 b=03 y=f8
       350ns monitor: op=111 a=07 b=03 y=04
       400ns monitor: op=000 a=07 b=03 y=0a
       450ns monitor: op=001 a=07 b=03 y=04
       500ns monitor: op=010 a=07 b=03 y=15
       550ns monitor: op=011 a=07 b=03 y=02
       600ns monitor: op=100 a=07 b=03 y=03
       650ns monitor: op=101 a=07 b=03 y=07
       700ns monitor: op=110 a=07 b=03 y=f8
       750ns monitor: op=111 a=07 b=03 y=04
       800ns monitor: op=000 a=07 b=03 y=0a
       850ns monitor: op=001 a=07 b=03 y=04
       900ns monitor: op=010 a=07 b=03 y=15
       950ns monitor: op=011 a=07 b=03 y=02
      1000ns monitor: op=100 a=07 b=03 y=03

參考文獻

  1. (筆記) 如何設計一個簡單的ALU電路? (SOC) (Verilog) (MegaCore)

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