Verilog 中的 Always 語句 / Discussion

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noname (guest) 09 Jun 2014 02:47

正確作法:
ret TmpD1, TmpD2, TmpD3, TmpD4;
reg d1, d2, d3, d4;
always @ * begin
TmpD1 = [What ever you want];
TmpD2 = d1;
TmpD3 = d2;
TmpD4 = d3;
end

always @(posedge clk) begin
d1 = TmpD1;
d2 = TmpD2;
d3 = TmpD3;
d4 = TmpD4;
end

將sequential & combinational分開, 就不用管啥bolocking/non-blocking的問題了