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Altera DE2-70 的 LED 控制範例 (切換開關版)

Tue, 06 Mar 2012 08:08:13 +0000

專案下載：SwitchLed.zip

成品錄影

操作步驟

前題：必需先安裝好 Altera Quartus II 11 版，以及設定好 USB Bluster ，然後將 DE2-70 開發板連上電腦。

1. 設計
- 設計電路：用 File/New/Design Files/(Block Diagram/Schematic Diagram) 設計一個電路圖單元 swled.bdf
2. 測試
- 測試程式建立：用 File/New/Design Files/(Verilog HDL File) 設計一個測試程式 swledTest.v
  - 設定 HelloTest.v 為 Top Entity
- TestBench 建立：在 Assignment/Setting/EDA Tool Settings/Simulation 當中設定
  - Toolname = ModelSim-Altera
  - 在 Run Gate Level Simulation Automatically After Compilation 當中打勾
  - Format of output netlist 選 Verilog HDL
  - 勾選 Compile Test Bench，並按下 Test Benches 建立新的 Test Bench，以便進形模擬測試
3. 綁定
- 選擇裝置：用 Assignment/Device 選擇裝置
  - Altera DE2-70 FPGA 的 FPGA 型號為 Cyclone II / EP2C70F896C6
  - 選 Device and Pin Options，在 Unused Pin 頁面中，將 Reserve all unused pins 設定成 As-input, tri-stated，按 OK 完成。
- 用 Assignment/PinPlanner 綁定 pin 腳
  - A : Input 綁到 PIN_AA23 (Toggle Switch 0)
  - C : Ouptut 綁到 PIN_AJ6 (LEDR0)
4. 執行
- 用 Tool/Programmer 開啟燒錄視窗
  - 選 Hardware Setup 設定為 USB-Blaster
  - 開啟 Altera DE2-70 的板子 (注意必須在 RUN 模式)
  - 按下 Start 開始上傳執行。

説明：

如果不跑模擬，第 2 步驟可以省略。
如果沒有板子，則 3,4 步驟不用做。

教學錄影

參考文獻

DE2-70 User manual — 本文件中有 Altera DE2-70 的各腳位所綁定的裝置與功能。

by ccckmit

Operation

Tue, 06 Mar 2012 01:48:15 +0000

by ccckmit

程式計數模組 (Program Counter)

Fri, 25 Nov 2011 03:47:22 +0000

電腦 CPU 的執行中有一個關鍵的模組，通常是控制模組的一部分，這部分主要有兩個計數器，一個是程式位址計數器 (Program Counter, PC)，另一個是時脈技術器 (Tick)。

在 CPU 的運作上，每個指令通常被分為幾個基本動作，這種基本動作有時被稱為微指令，每個微指令都耗用一個時脈的時間。事實上所謂的微指令只是一堆開關的「on/off」控制而已，這種控制方式可以讓所有線路在一個時間可以充分運作，但是卻不會造成兩個資料同時在一條線路上流動的衝突狀況。

程式計數模組的用途主要就是控制時脈計數器 Tick 與程式計數器 PC 。我們設計了以下的程式技術模組範例，其中每個指令都佔用六個時脈，每經過六個時脈，程式計數器就會前進到下一個指令的位址。由於我們想設計的是一台 32 位元的電腦，每個指令都佔用 4 個 byte，所以下一個指令的位址將會是 PC + 4。

Verilog 主程式

module pcTick(input clock, reset, output reg [31:0] pc, output reg [2:0] tick); always @(posedge clock) begin if (reset) begin pc = 0; tick = 0; end else begin tick = tick+1; if (tick == 6) begin tick = 0; pc = pc+4; end end end endmodule

Verilog 測試模組

`timescale 1ns/10ps module pcTickTest; reg clock; reg reset; wire [2:0] tick; wire [31:0] pc; pcTick DUT (.clock(clock), .reset(reset), .pc(pc), .tick(tick)); initial begin clock = 0; reset = 1; end initial #100 reset = 0; always #50 clock=clock+1; endmodule

執行結果

by ccckmit

電路設計 -- 使用 Altera Quartus II + ModelSim

Wed, 16 Nov 2011 00:52:04 +0000

現今的數位電路設計環境已經相當成熟，利用像是 Altera 或 Xilink 這樣的 EDA 開發工具，我們可以輕易的在 FPGA 這種硬體上，設計出相當實用的數位電路，即使是要設計一整顆 CPU 或一整台電腦，這些工具也都能完全勝任。

參考文獻

ModelSim 教學 — http://home.educities.edu.tw/oldfriend/page52.htm
(原創) 如何使用ModelSim-Altera作電路模擬? (SOC) (Quartus II) (ModelSim)
- http://www.cnblogs.com/oomusou/archive/2008/07/09/modelsim_altera_tutorial.html
Modelsim 軟體之介紹與操作
- http://j92a21b.ee.ncku.edu.tw/broad/99logic/lab9/introduction_to_modelsim.pdf
(筆記) 如何使用ModelSim作前仿真與後仿真? (SOC) (Quartus II) (ModelSim)
- http://www.cnblogs.com/oomusou/archive/2009/01/30/modelsim_pre_post_simulate.html
Quartus II 调用ModelSim 仿真
- http://www.eefocus.com/html/09-03/59227311103166LFg.shtml
Quartus II 10.0调用ModelSim-Altera 6.5e
- http://yucan.72pines.com/2011/03/08/quartus-ii-100%E8%B0%83%E7%94%A8modelsim-altera-65e/

by ccckmit

DE2-70 UART

Sat, 07 Apr 2012 03:06:33 +0000

串口RS232通信程序(Verilog)
- http://wenku.baidu.com/view/60f0ddf69e31433239689387.html
RS232串口通信实验Verilog
- http://liyunhua.is-programmer.com/posts/21421.html
Verilog UART Model
- http://www.asic-world.com/examples/verilog/uart.html
一个好用的Verilog串口UART程序
- http://www.dzjs.net/html/EDAjishu/2009/1028/3963.html
基於FPGA的UART接口開發
- http://www.autooo.net/utf8-classid48-id43773.html
基于FPGA/CPLD设计与实现UART (图)
- http://www.epc.com.cn/magzine/20060105/3837.asp
(原創) 哪裡有DE2-70的Nios II reference design可以參考? (SOC) (DE2-70) (Nios II) (SOPC Builder)
- http://www.cnblogs.com/oomusou/archive/2008/08/30/de2_70_reference_design.html

by ccckmit

Altera DE2-70 的時脈運用 (Clock Circuitry)

Tue, 03 Apr 2012 01:37:12 +0000

專案下載：Clock.zip

成品錄影

Verilog 程式

module Clock(input clock, input reset, output led); reg [63:0] counter; always @(posedge clock) begin if (reset) begin counter = 0; end else begin counter = counter + 1; end end assign led = counter[26]; endmodule

腳位綁定

電路圖

by ccckmit

簡易處理器 CPU0-Mini -- 在 Altera DE2-70 FPGA 板上的執行結果

Mon, 09 Apr 2012 08:37:49 +0000

專案下載：Cpu0mDe270.zip

測試程式

0000 LD R2, K0 0004 LD R1, K1 0008 LOOP: ADD R2, R2, R1 000C JMP LOOP 0010 K0: WORD 0 0014 K1: WORD 1

執行錄影

電路方塊圖

使用 Altera Quartus II/Tool/Netlist Viewers/RTL Viewer 可以看到下列電路圖

Verilog 程式

module Computer0m(input clock, reset, output [0:7] segPc1, output [0:7] segPc0, output [0:7] segTick, output [0:7] segAlu1, output [0:7] segAlu0); wire [31:0] counter; wire [31:0] pc; wire [3:0] tick; wire [31:0] ir; wire [31:0] mar; wire [31:0] mdr; wire [31:0] dbus; wire [31:0] aluOut; wire m_en, m_rw; Counter mCounter(clock, counter); cpu0m cpu (.clock(counter[24]), .reset(reset), .pc(pc), .tick(tick), .ir(ir), .mar(mar), .mdr(mdr), .dbus(dbus), .m_en(m_en), .m_rw(m_rw), .aluOut(aluOut)); memory0m mem (.clock(counter[24]), .reset(reset), .en(m_en), .rw(m_rw), .abus(mar), .dbus_in(dbus), .dbus_out(dbus)); Seg7 mSegPc1(pc[7:4], segPc1); Seg7 mSegPc0(pc[3:0], segPc0); Seg7 mSegTick(tick, segTick); Seg7 mSegAlu1(aluOut[7:4], segAlu1); Seg7 mSegAlu0(aluOut[3:0], segAlu0); endmodule module cpu0m(input clock, reset, output reg [31:0] pc, output reg [2:0] tick, output reg [31:0] ir, output reg [31:0] mar, output reg [31:0] mdr, inout [31:0] dbus, output reg m_en, m_rw, output reg signed [31:0] aluOut); reg [7:0] op; reg signed [23:0] addr24; reg signed [31:0] addr32; reg signed [31:0] A; reg signed [31:0] B; reg signed [31:0] C; reg signed [11:0] cx12; reg signed [15:0] cx16; reg signed [23:0] cx24; reg signed [31:0] R [0:15]; reg [3:0] ra; reg [3:0] rb; reg [3:0] rc; `define PC R[15] always @(posedge clock) begin if (reset) begin `PC = 0; tick = 0; end else begin tick = tick+1; m_en = 0; case (tick) // 指令擷取階段 Tick 1..3 ： memory.read(m[PC]) 1: begin // Tick 1：將 PC 丟到位址匯流排上 mar = `PC; // MAR = PC m_rw = 1; // m_rw=1 is read mode, read(m[MAR]) => read(m[PC]) m_en = 1; `PC = `PC+4; // PC = PC + 4 end 2: begin // Tick 2：ir = m[PC] mdr = dbus; ir = mdr; // IR = dbus = m[PC] {op,ra,rb,rc,cx12} = ir; cx24 = ir[23:0]; cx16 = ir[15:0]; end 3: begin // Tick 3：將 PC 丟到位址匯流排上 m_en = 0; A = R[ra]; B = R[rb]; C = R[rc]; end // 指令執行階段 Tick 4..6 ： execute(IR) 4: begin // Tick 4：將 PC 丟到位址匯流排上 case (op) // 解讀 OP: Tick 4 8'h00: begin // 指令：LD ra, rb, cx ; 語意：R[ra] = m[rb+cx] mar = B + cx16; // mar = 讀取位址 = R[rb]+cx m_rw = 1; // 讀取模式：read m_en = 1; end 8'h13: begin // 指令：ADD ra, rb, rc ; 語意：R[ra]=R[rb]+R[rc] aluOut = B+C; // 執行加法 end 8'h26: begin // 指令：JMP cx ; 語意：PC = PC+cx addr32 = cx24; // 取出 cx 並轉為 32 位元有號數 `PC = `PC+addr32; // 跳躍目標位址=PC+cx end default: begin end endcase end 5: begin // 解讀 OP: Tick 5 case (op) // LD ra, rb, cx ; R[ra] = R[rb+cx] ; mdr = R[rb+cx] 8'h00: begin // 指令：LD ra, rb, cx ; 語意：R[ra] = m[rb+cx] mdr = dbus; // 取得記憶體傳回的 dbus = m[rb+cx] R[ra] = mdr; // 存入到目標暫存器 R[ra] 中 A = mdr; m_en = 0; // 讀取完畢 end 8'h13: begin // 指令：ADD ra, rb, rc ; 語意：R[ra]=R[rb]+R[rc] R[ra] = aluOut; end 8'h26: begin // 指令：JMP cx ; 語意：PC = PC+cx end default: begin end endcase end 6: begin tick = 0; end default: begin end endcase end pc = `PC; end endmodule module Seg7(input [3:0] num, output [0:7] seg); reg [7:0] nseg; always @(num) begin case (num) 4'b0000: nseg = 8'b11111100; // 0 4'b0001: nseg = 8'b01100000; // 1 4'b0010: nseg = 8'b11011010; // 2 4'b0011: nseg = 8'b11110010; // 3 4'b0100: nseg = 8'b01100110; // 4 4'b0101: nseg = 8'b10110110; // 5 4'b0110: nseg = 8'b10111110; // 6 4'b0111: nseg = 8'b11100100; // 7 4'b1000: nseg = 8'b11111110; // 8 4'b1001: nseg = 8'b11110110; // 9 4'b1010: nseg = 8'b11101110; // A 4'b1011: nseg = 8'b00111110; // b 4'b1100: nseg = 8'b10011100; // C 4'b1101: nseg = 8'b01111010; // d 4'b1110: nseg = 8'b10011110; // E 4'b1111: nseg = 8'b10001110; // F default: nseg = 8'b00000000; // endcase end assign seg = ~nseg; endmodule module Counter(input clock, output reg [31:0] counter); always @(posedge clock) begin counter = counter + 1; end endmodule module memory0m(input clock, reset, en, rw, input [31:0] abus, input [31:0] dbus_in, output [31:0] dbus_out); reg [7:0] m [0:128]; reg [31:0] data; always @(clock or reset or abus or en or rw or dbus_in) begin if (reset == 1) begin {m[0],m[1],m[2],m[3]} = 32'h002F000C; // 0000 LD R2, K0 {m[4],m[5],m[6],m[7]} = 32'h001F000C; // 0004 LD R1, K1 {m[8],m[9],m[10],m[11]} = 32'h13221000; // 0008 LOOP: ADD R2, R2, R1 {m[12],m[13],m[14],m[15]} = 32'h26FFFFF8; // 000C JMP LOOP {m[16],m[17],m[18],m[19]} = 32'h00000000; // 0010 K0: WORD 0 {m[20],m[21],m[22],m[23]} = 32'h00000001; // 0014 K1: WORD 1 data = 32'hZZZZZZZZ; end else if (abus >=0 && abus < 128) begin if (en == 1 && rw == 0) // r_w==0:write begin data = dbus_in; {m[abus], m[abus+1], m[abus+2], m[abus+3]} = dbus_in; end else if (en == 1 && rw == 1) // r_w==1:read data = {m[abus], m[abus+1], m[abus+2], m[abus+3]}; else data = 32'hZZZZZZZZ; end else data = 32'hZZZZZZZZ; end assign dbus_out = data; endmodule

PIN 腳綁定

clock Input PIN_AD15 3.3-V LVTTL (default) 24mA (default) 7 B7_N3 reset Input PIN_AA23 3.3-V LVTTL (default) 24mA (default) 6 B6_N2 segAlu0[0] Output PIN_AE8 3.3-V LVTTL (default) 24mA (default) 8 B8_N3 segAlu0[1] Output PIN_AF9 3.3-V LVTTL (default) 24mA (default) 8 B8_N2 segAlu0[2] Output PIN_AH9 3.3-V LVTTL (default) 24mA (default) 8 B8_N1 segAlu0[3] Output PIN_AD10 3.3-V LVTTL (default) 24mA (default) 8 B8_N2 segAlu0[4] Output PIN_AF10 3.3-V LVTTL (default) 24mA (default) 8 B8_N2 segAlu0[5] Output PIN_AD11 3.3-V LVTTL (default) 24mA (default) 8 B8_N2 segAlu0[6] Output PIN_AD12 3.3-V LVTTL (default) 24mA (default) 8 B8_N1 segAlu0[7] Output PIN_AF12 3.3-V LVTTL (default) 24mA (default) 8 B8_N1 segAlu1[0] Output PIN_AG13 3.3-V LVTTL (default) 24mA (default) 8 B8_N0 segAlu1[1] Output PIN_AE16 3.3-V LVTTL (default) 24mA (default) 7 B7_N3 segAlu1[2] Output PIN_AF16 3.3-V LVTTL (default) 24mA (default) 7 B7_N3 segAlu1[3] Output PIN_AG16 3.3-V LVTTL (default) 24mA (default) 7 B7_N3 segAlu1[4] Output PIN_AE17 3.3-V LVTTL (default) 24mA (default) 7 B7_N3 segAlu1[5] Output PIN_AF17 3.3-V LVTTL (default) 24mA (default) 7 B7_N2 segAlu1[6] Output PIN_AD17 3.3-V LVTTL (default) 24mA (default) 7 B7_N2 segAlu1[7] Output PIN_AC17 3.3-V LVTTL (default) 24mA (default) 7 B7_N2 segPc0[0] Output PIN_H6 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[1] Output PIN_H4 3.3-V LVTTL (default) 24mA (default) 2 B2_N1 segPc0[2] Output PIN_H7 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[3] Output PIN_H8 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[4] Output PIN_G4 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[5] Output PIN_F4 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[6] Output PIN_E4 3.3-V LVTTL (default) 24mA (default) 2 B2_N0 segPc0[7] Output PIN_K2 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[0] Output PIN_K3 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[1] Output PIN_J1 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[2] Output PIN_J2 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[3] Output PIN_H1 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[4] Output PIN_H2 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[5] Output PIN_H3 3.3-V LVTTL (default) 24mA (default) 2 B2_N1 segPc1[6] Output PIN_G1 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segPc1[7] Output PIN_G2 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segTick[0] Output PIN_M3 3.3-V LVTTL (default) 24mA (default) 2 B2_N3 segTick[1] Output PIN_L1 3.3-V LVTTL (default) 24mA (default) 2 B2_N3 segTick[2] Output PIN_L2 3.3-V LVTTL (default) 24mA (default) 2 B2_N3 segTick[3] Output PIN_L3 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segTick[4] Output PIN_K1 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segTick[5] Output PIN_K4 3.3-V LVTTL (default) 24mA (default) 2 B2_N2 segTick[6] Output PIN_K5 3.3-V LVTTL (default) 24mA (default) 2 B2_N1 segTick[7] Output PIN_K6 3.3-V LVTTL (default) 24mA (default) 2 B2_N1

by ccckmit

觀察方法

Fri, 13 Apr 2012 03:37:15 +0000

在 Altera Quartus II 中編譯完之後可以選擇 tool/Netlist Viewers/RTL Viewer 觀察電路的構造情況。

by ccckmit

CPU0 的跳躍指令 -- 在 Altera DE2-70 FPGA 板上的執行結果

Mon, 09 Apr 2012 07:35:59 +0000

專案下載：Cpu0jmpDe270.zip

成品錄影

Verilog 程式

module Computer0m(input clock, reset, output [0:7] segPc1, output [0:7] segPc0, output [0:7] segTick); wire [31:0] counter; wire [31:0] pc; wire [3:0] tick; wire [31:0] ir; wire [31:0] mar; wire [31:0] mdr; wire [31:0] dbus; wire m_en, m_rw; Counter mCounter(clock, counter); cpu0m cpu (.clock(counter[24]), .reset(reset), .pc(pc), .tick(tick), .ir(ir), .mar(mar), .mdr(mdr), .dbus(dbus), .m_en(m_en), .m_rw(m_rw)); memory0m mem (.clock(counter[24]), .reset(reset), .en(m_en), .rw(m_rw), .abus(mar), .dbus_in(dbus), .dbus_out(dbus)); Seg7 mSegPc1(pc[7:4], segPc1); Seg7 mSegPc0(pc[3:0], segPc0); Seg7 mSegTick(tick, segTick); endmodule module cpu0m(input clock, reset, output reg [31:0] pc, output reg [2:0] tick, output reg [31:0] ir, output reg [31:0] mar, output reg [31:0] mdr, inout [31:0] dbus, output reg m_en, m_rw); reg [7:0] op; reg signed [23:0] addr24; reg signed [31:0] addr32; always @(posedge clock) begin if (reset) begin pc = 0; tick = 0; m_en = 1; end else begin tick = tick+1; case (tick) 1: begin // memory.read(m[PC]) mar = pc; // MAR = PC m_rw = 1; // m_rw=1 is read mode, read(m[MAR]) => read(m[PC]) end 2: begin mdr = dbus; ir = mdr; // IR = dbus = m[PC] op = ir[31:24]; addr24 = ir[23:0]; end 3: begin pc = pc+4; end 4: begin case (op) 8'h26: begin addr32 = addr24; pc = pc+addr32; end default: begin end endcase end 5: begin end 6: begin tick = 0; end default: begin end endcase end end endmodule module Seg7(input [3:0] num, output [0:7] seg); reg [7:0] nseg; always @(num) begin case (num) 4'b0000: nseg = 8'b11111100; // 0 4'b0001: nseg = 8'b01100000; // 1 4'b0010: nseg = 8'b11011010; // 2 4'b0011: nseg = 8'b11110010; // 3 4'b0100: nseg = 8'b01100110; // 4 4'b0101: nseg = 8'b10110110; // 5 4'b0110: nseg = 8'b10111110; // 6 4'b0111: nseg = 8'b11100100; // 7 4'b1000: nseg = 8'b11111110; // 8 4'b1001: nseg = 8'b11110110; // 9 4'b1010: nseg = 8'b11101110; // A 4'b1011: nseg = 8'b00111110; // b 4'b1100: nseg = 8'b10011100; // C 4'b1101: nseg = 8'b01111010; // d 4'b1110: nseg = 8'b10011110; // E 4'b1111: nseg = 8'b10001110; // F default: nseg = 8'b00000000; // endcase end assign seg = ~nseg; endmodule module Counter(input clock, output reg [31:0] counter); always @(posedge clock) begin counter = counter + 1; end endmodule module memory0m(input clock, reset, en, rw, input [31:0] abus, input [31:0] dbus_in, output [31:0] dbus_out); reg [7:0] m [0:128]; reg [31:0] data; always @(clock or reset or abus or en or rw or dbus_in) begin if (reset == 1) begin {m[0],m[1],m[2],m[3]} = 32'h002F000C; // 0000 LD R2, K0 {m[4],m[5],m[6],m[7]} = 32'h001F000C; // 0004 LD R1, K1 {m[8],m[9],m[10],m[11]} = 32'h13221000; // 0008 LOOP: ADD R2, R2, R1 {m[12],m[13],m[14],m[15]} = 32'h26FFFFF8; // 000C JMP LOOP {m[16],m[17],m[18],m[19]} = 32'h00000000; // 0010 K0: WORD 0 {m[20],m[21],m[22],m[23]} = 32'h00000001; // 0014 K1: WORD 1 data = 32'hZZZZZZZZ; end else if (abus >=0 && abus < 128) begin if (en == 1 && rw == 0) // r_w==0:write begin data = dbus_in; {m[abus], m[abus+1], m[abus+2], m[abus+3]} = dbus_in; end else if (en == 1 && rw == 1) // r_w==1:read data = {m[abus], m[abus+1], m[abus+2], m[abus+3]}; else data = 32'hZZZZZZZZ; end else data = 32'hZZZZZZZZ; end assign dbus_out = data; endmodule

PIN 腳指定

by ccckmit

Altera DE2-70 FPGA 實驗板

Tue, 06 Mar 2012 02:59:23 +0000

參考文獻

Altera DE2-70 多媒體開發平台 (售價:$18,300, 學術價:$9,765)
(筆記) Altera所提供的在線技術培訓 (SOC) (Quartus II) (Nios II) (SOPC Builder) (SignalTap II) (Verilog) (VHDL)
(原創) DE2-70能玩些什麼? (SOC) (Verilog) (Quartus II) (SOPC Builder) (Nios II) (μC/OS-II) (DE2-70)
(原創) 哪裡有DE2-70的Nios II reference design可以參考? (SOC) (DE2-70) (Nios II) (SOPC Builder)
- http://www.cnblogs.com/oomusou/archive/2008/08/30/de2_70_reference_design.html

by ccckmit

Altera DE2-70 的程式計數器模組實作

Tue, 03 Apr 2012 07:23:12 +0000

專案下載：PcTickDe270.zip

成品錄影

Verilog 程式

module Computer0m(input clock, reset, output [0:7] segPc1, output [0:7] segPc0, output [0:7] segTick); wire [31:0] counter; wire [31:0] pc; wire [3:0] tick; Counter mCounter(clock, counter); PcTick mPcTick(counter[25], reset, pc, tick); Seg7 mSegPc1(pc[7:4], segPc1); Seg7 mSegPc0(pc[3:0], segPc0); Seg7 mSegTick(tick, segTick); endmodule module PcTick(input clock, reset, output reg [31:0] pc, output reg [2:0] tick); always @(posedge clock) begin if (reset) begin pc = 0; tick = 0; end else begin tick = tick+1; if (tick == 6) begin tick = 0; pc = pc+4; end end end endmodule module Seg7(input [3:0] num, output [0:7] seg); reg [7:0] nseg; always @(num) begin case (num) 4'b0000: nseg = 8'b11111100; // 0 4'b0001: nseg = 8'b01100000; // 1 4'b0010: nseg = 8'b11011010; // 2 4'b0011: nseg = 8'b11110010; // 3 4'b0100: nseg = 8'b01100110; // 4 4'b0101: nseg = 8'b10110110; // 5 4'b0110: nseg = 8'b10111110; // 6 4'b0111: nseg = 8'b11100100; // 7 4'b1000: nseg = 8'b11111110; // 8 4'b1001: nseg = 8'b11110110; // 9 4'b1010: nseg = 8'b11101110; // A 4'b1011: nseg = 8'b00111110; // b 4'b1100: nseg = 8'b10011100; // C 4'b1101: nseg = 8'b01111010; // d 4'b1110: nseg = 8'b10011110; // E 4'b1111: nseg = 8'b10001110; // F default: nseg = 8'b00000000; // endcase end assign seg = ~nseg; endmodule module Counter(input clock, output reg [31:0] counter); always @(posedge clock) begin counter = counter + 1; end endmodule

腳位綁定

by ccckmit

Altera DE2-70 的七段顯示器控制

Tue, 03 Apr 2012 00:09:12 +0000

專案下載：Seg7.zip

結果成品

Verilog 程式

module Seg7(input [3:0] num, output [0:7] seg); reg [7:0] nseg; always @(num) begin case (num) 4'b0000: nseg = 8'b11111100; // 0 4'b0001: nseg = 8'b01100000; // 1 4'b0010: nseg = 8'b11011010; // 2 4'b0011: nseg = 8'b11110010; // 3 4'b0100: nseg = 8'b01100110; // 4 4'b0101: nseg = 8'b10110110; // 5 4'b0110: nseg = 8'b10111110; // 6 4'b0111: nseg = 8'b11100100; // 7 4'b1000: nseg = 8'b11111110; // 8 4'b1001: nseg = 8'b11110110; // 9 default: nseg = 8'b00000000; // endcase end assign seg = ~nseg; endmodule

腳位設定

操作錄影

by ccckmit

電路設計：使用 Quartus II -- 參考文獻

Fri, 18 Nov 2011 01:59:12 +0000

參考文獻

Altera > 主页 > 教育与活动 > 培训中心 > 在线技术培训
- http://www.altera.com.cn/education/courses/online-courses.html?f=hp&k=g1
Quartus 教學
- http://home.educities.edu.tw/oldfriend/page53.htm
- Quartus教學 > 基本操作 > Timing Analysis — http://home.educities.edu.tw/oldfriend/Quartus/timinganalyse.htm
Altera:My First FPGA Design Tutorial
- http://www.altera.com/literature/tt/tt_my_first_fpga.pdf
A Verilog HDL Test Bench Primer (Application Note)
- http://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf
http://en.wikipedia.org/wiki/Verilog
Verilog 2001 教學(第一章)，部分引用於Wiki — http://tw.myblog.yahoo.com/likeyoufacejang/article?mid=2451
ModelSim 教學 — http://home.educities.edu.tw/oldfriend/page52.htm
(原創) 如何使用ModelSim-Altera作電路模擬? (SOC) (Quartus II) (ModelSim)
- http://www.cnblogs.com/oomusou/archive/2008/07/09/modelsim_altera_tutorial.html
Modelsim 軟體之介紹與操作
- http://j92a21b.ee.ncku.edu.tw/broad/99logic/lab9/introduction_to_modelsim.pdf
(筆記) 如何使用ModelSim作前仿真與後仿真? (SOC) (Quartus II) (ModelSim)
- http://www.cnblogs.com/oomusou/archive/2009/01/30/modelsim_pre_post_simulate.html
Quartus II 调用ModelSim 仿真
- http://www.eefocus.com/html/09-03/59227311103166LFg.shtml
Quartus II 10.0调用ModelSim-Altera 6.5e
- http://yucan.72pines.com/2011/03/08/quartus-ii-100%E8%B0%83%E7%94%A8modelsim-altera-65e/

by ccckmit

Altera DE2-70 的 LED 控制範例

Tue, 06 Mar 2012 06:19:39 +0000

1. 設計
- 設計電路：用 File/New/Design Files/(Block Diagram/Schematic Diagram) 設計一個電路圖單元 Hello.bdf
2. 測試
- 測試程式建立：用 File/New/Design Files/(Verilog HDL File) 設計一個測試程式 HelloTest.v
  - 設定 HelloTest.v 為 Top Entity
- TestBench 建立：在 Assignment/Setting/EDA Tool Settings/Simulation 當中設定
  - Toolname = ModelSim-Altera
  - 在 Run Gate Level Simulation Automatically After Compilation 當中打勾
  - Format of output netlist 選 Verilog HDL
  - 勾選 Compile Test Bench，並按下 Test Benches 建立新的 Test Bench，以便進形模擬測試
3. 綁定
- 選擇裝置：用 Assignment/Device 選擇裝置
  - Altera DE2-70 FPGA 的 FPGA 型號為 Cyclone II / EP2C70F896C6
  - 選 Device and Pin Options，在 Unused Pin 頁面中，將 Reserve all unused pins 設定成 As-input, tri-stated，按 OK 完成。
- 用 Assignment/PinPlanner 綁定 pin 腳
  - A : Input 綁到 PIN_T29 (KEY0)
  - B : Input 綁到 PIN_T28 (KEY1)
  - C : Ouptut 綁到 PIN_AJ6 (LEDR0)
4. 執行
- 用 Tool/Programmer 開啟燒錄視窗
  - 選 Hardware Setup 設定為 USB-Blaster
  - 開啟 Altera DE2-70 的板子 (注意必須在 RUN 模式)
  - 按下 Start 開始上傳執行。

説明：

如果不跑模擬，第 2 步驟可以省略。
如果沒有板子，則 3,4 步驟不用做。

參考文獻

DE2-70 User manual — 本文件中有 Altera DE2-70 的各腳位所綁定的裝置與功能。

by ccckmit

基本元件

Tue, 06 Mar 2012 01:56:43 +0000

by ccckmit

免費電子書：數位電路設計--使用 QuartusII 設計 CPU

Fri, 18 Nov 2011 00:10:12 +0000

在本書中，我們將以 Altera Quartus II 為主要的開發工具，使用區塊圖 (Block Diagram) 的方式，從基本的電路開始，逐漸深入整台電腦的架構，最後設計出一顆簡單的 CPU 處理器，並將此處理器放在 Altera DE2 的 FPGA 板子上，成為一台自行設計的電腦。

我們希望透過本書，讓大家除了學會數位電路設計的能力之外，還可以同時學會電腦的硬體基礎，因此刻意在課程當中設計出一顆簡單的 CPU，希望透過這種方式，可以有效的銜接到計算機結構課程上，讓「數位邏輯」與「計算機結構」不再是一種理論性的課程，而是能真正用實務印證理論的 DIY 課程。

by ccckmit

Altera Quartus II 電路設計 -- 教學影片

Sat, 03 Mar 2012 07:54:51 +0000

7.2 版

AlteraCycloneIIEasyExample (讚！簡單清楚, 從設計到綁定1次完成)
- http://www.youtube.com/watch?v=-HLZRL51Vd8
FullAdder using Quartus (7.2 版的快速操作過程)
- http://www.youtube.com/watch?v=K04B8B6kwRI

11 版

Youtube/brianez21 (11版)
1. Getting Started with FPGAs 1 - Altera Quartus II and ModelSim Installation and "Hello World" Demo
  - http://www.youtube.com/watch?v=Ef89wnpaFCw
2. Getting Started with FPGAs 2 - Installing the Altera USB ByteBlaster Drivers in Windows
  - http://www.youtube.com/watch?v=cezEo9itJBM
3. Getting Started with FPGAs 3 - Quartus II Pin Mapping and JTAG/ByteBlaster Programming
  - http://www.youtube.com/watch?v=07cPXhlh0r0

by ccckmit

Altera Quartus II 的功能表

Wed, 11 Jan 2012 05:26:48 +0000

Processing
- Start Compilation : 開始編譯執行 (主要動作)
tool
- Run EDA Simulation Tool
  - EDA RTL Simulation : 這個應該較快
  - EDA Gate Level Simulation : 這個執行很慢

by ccckmit

注意事項

Mon, 21 Nov 2011 02:21:45 +0000

ModelSim 的設定要對

在 Assignment/Setting/Simulation 中的 Format for output netlist 欄位，如果使用 Verilog 寫 TestBench，必須要設為 Verilog HDL
Timescale 也要小心設定。

文字檔要放在 simulation/modelsim 資料夾下

使用 readmemh 等輸出入函數時，必須要將文字檔放在 simulation/modelsim，否則將會讀取不到。

by ccckmit

ModelSim 的操作方式

Mon, 28 Nov 2011 06:56:02 +0000

Dataflow 視窗：超好用，但不知道如何弄出來的？

在 Wave window 的訊號波形上雙擊滑鼠，會同時跳出 dataflow window 的線路圖與 Wave Viewer；看完可以用 View\Show Wave 回到 Wave Window。
選 View\Dataflow 開啟，從 signals window 將要看的訊號拉到 Dataflow window。

參考文獻

ModelSim 教學 — http://home.educities.edu.tw/oldfriend/page52.htm

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