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硬體流程 (Verilog Process)

module fulladder(input a, b, c,output s, cout);
  sum s1(a, b, c, s);
  carry c1(a, b, c, cout);
endmodule

module carry(input a, b, c, output cout)
  assign cout = (a&b) | (a&c) | (b&c);
endmodule

電路圖 (Verilog Gate Level NetList)

module carry(input a, b, c, output cout)
  wire x, y, z;
  and g1(x, a, b);
  and g2(y, a, c);
  and g3(z, b, c);
  or g4(cout, x, y, z);
endmodule

電晶體 (Verilog Transistor-Level NetList)

module carry(input a, b, c, output cout)
  wire i1, i2, i3, i4, cn;
  tranif1 n1(i1, 0, a);
  tranif1 n2(i1, 0, b);
  tranif1 n3(cn, i1, c);
  tranif1 n4(i2, 0, b);
  tranif1 n5(cn, i2, a);
  tranif0 p1(i3, 1, a);
  tranif0 p2(i3, 1, b);
  tranif0 p3(cn, i3, c);
  tranif0 p4(i4, 1, b);
  tranif0 p5(cn, i4, a);
  tranif1 n6(cout, 0, cn);
  tranif0 p6(cout, 1, cn);
endmodule

電晶體 (Spice)

.SUBCKT CARRY A B C COUT VDD GND
MN1 I1 A GND GND NMOS W=1U L=0.18U AD=0.3P AS=0.5P
MN2 I1 B GND GND NMOS W=1U L=0.18U AD=0.3P AS=0.5P
MN3 CN C I1 GND NMOS W=1U L=0.18U AD=0.5P AS=0.5P
MN4 I2 B GND GND NMOS W=1U L=0.18U AD=0.15P AS=0.5P
MN5 CN A I2 GND NMOS W=1U L=0.18U AD=0.5P AS=0.15P
MP1 I3 A VDD VDD PMOS W=2U L=0.18U AD=0.6P AS=1 P
MP2 I3 B VDD VDD PMOS W=2U L=0.18U AD=0.6P AS=1P
MP3 CN C I3 VDD PMOS W=2U L=0.18U AD=1P AS=1P
MP4 I4 B VDD VDD PMOS W=2U L=0.18U AD=0.3P AS=1P
MP5 CN A I4 VDD PMOS W=2U L=0.18U AD=1P AS=0.3P
MN6 COUT CN GND GND NMOS W=2U L=0.18U AD=1P AS=1P
MP6 COUT CN VDD VDD PMOS W=4U L=0.18U AD=2P AS=2P
CI1 I1 GND 2FF
CI3 I3 GND 3FF
CA A GND 4FF
CB B GND 4FF
CC C GND 2FF
CCN CN GND 4FF
CCOUT COUT GND 2FF
.ENDS

配置佈線圖 (Floorplan, Routing)

MipsLayout.jpg

資料來源

  1. 來自書籍 CMOS VLSI Design 4th Ed. 一書。

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