管線處理

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文章 構想：如何以 Verilog 設計 Pipeline CPU 每個 tick 都寫成一個 module，然後串接起來，應可形成同時執行不同 tick 的效果。 module tick1() always @(posedge clock) begin mar = `PC; // MAR = PC m_rw = 1; // m_rw=1 is read mode, read(m[MAR]) => read(m[PC]) m_en = 1; ipc = `PC; `PC = `PC+4; // PC = PC + 4 end endmodule module tick2() … endmodule … module cpu0r() tick1(….) tick2(….) tick3(….) tick4(….) tick5(….) tick6(….) endmodule 但這樣必須先把 RegBank, ALU 等單元模組化比較好，因此必須先做出 cpu0b() 的版本，再來考慮製作 cpu0r() 的版本。 Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (22 May 2012 23:36)，(網頁標題) 管線處理，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/co:pipeline ，網頁修改第 0 版。 英文版 (APA格式) Chung-Chen Chen (22 May 2012 23:36), Retrieved from http://ccckmit.wikidot.com/co:pipeline , Page Revision 0.