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ModelSim 的設定要對

  1. 在 Assignment/Setting/Simulation 中的 Format for output netlist 欄位,如果使用 Verilog 寫 TestBench,必須要設為 Verilog HDL
  2. Timescale 也要小心設定。
SimSetting.jpg

文字檔要放在 simulation/modelsim 資料夾下

使用 readmemh 等輸出入函數時,必須要將文字檔放在 simulation/modelsim,否則將會讀取不到。

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