Altera DE2-70 的時脈運用 (Clock Circuitry)

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Verilog 程式

module Clock(input clock, input reset, output led);
reg [63:0] counter;

always @(posedge clock) begin
    if (reset) begin
        counter = 0;
    end 
    else begin
        counter = counter + 1;
    end
end

assign led = counter[26];

endmodule

腳位綁定

Altera_De270_Clock.jpg

電路圖

Clock.png

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