Altera DE2-70 的七段顯示器控制

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文章 專案下載：Seg7.zip 結果成品 Verilog 程式 module Seg7(input [3:0] num, output [0:7] seg); reg [7:0] nseg; always @(num) begin case (num) 4'b0000: nseg = 8'b11111100; // 0 4'b0001: nseg = 8'b01100000; // 1 4'b0010: nseg = 8'b11011010; // 2 4'b0011: nseg = 8'b11110010; // 3 4'b0100: nseg = 8'b01100110; // 4 4'b0101: nseg = 8'b10110110; // 5 4'b0110: nseg = 8'b10111110; // 6 4'b0111: nseg = 8'b11100100; // 7 4'b1000: nseg = 8'b11111110; // 8 4'b1001: nseg = 8'b11110110; // 9 default: nseg = 8'b00000000; // endcase end assign seg = ~nseg; endmodule 腳位設定 操作錄影 Facebook 留言 Facebook Wikidot Post preview: Close preview or Sign in as Wikidot user (will not be published) - + Help: wiki text quick reference 授權 本網頁的作者、授權與引用方式 作者 陳鍾誠，於金門大學資訊工程系，電子郵件：wt.ude.uqn|ccc#wt.ude.uqn|ccc，網站：http://ccckmit.wikidot.com。 授權 本文採用創作共用 (Creative Common) 3.0 版的 姓名標示─非商業性─相同方式分享 授權條款，歡迎轉載或修改使用，但若做為商業使用時必須取得授權，引用本文時請參考下列格式。 中文版 (APA格式) 陳鍾誠 (03 Apr 2012 00:09)，(網頁標題) Altera DE2-70 的七段顯示器控制，(網站標題) 陳鍾誠的網站，取自 http://ccckmit.wikidot.com/aq:de270-7seg ，網頁修改第 9 版。 英文版 (APA格式) Chung-Chen Chen (03 Apr 2012 00:09), Retrieved from http://ccckmit.wikidot.com/aq:de270-7seg , Page Revision 9.